CPLD Lab

O CPLD Lab é uma placa de desenvolvimento de dispositivos de lógica programável complexos   (CPLDs)   baseada   num   chip   EPM3064   da   Altera   com   64   macrocélulas   em encapsulamento PLCC 44 e que permite a utilização de até 36 pinos de I/O sendo 4 somente entradas destinadas aos sinais globais (/OE, CLOCK, /CLEAR) e mais 4 compartilhados com o conector de programação JTAG. A placa foi projetada para ser uma ferramenta de experimentação e desenvolvimento de projetos para microcomputadores de 8 bits. A placa conta com três opções para regulador de tensão de +3V3 com LEDs para monitoramento das alimentações;

Imagem da placa. A CPLD fica do lado de baixo

A placa também possui um conector para programação que segue a pinagem da ByteBlaster MV da Altera:

Pinagem compatível com Byte Blaster

Conector de I/O é do tipo IDC com 40 pinos, e sua pinagem encontra-se na tabela abaixo, lado a lado com a pinagem da EPM3064 em encapsulamento PLCC. O nome do sinal no conector de 40 pinos   corresponde   ao   pino   da   CPLD.   Essa   informação   é   importante   na   hora   de   utilizar   o
'pin planner' do software Quartus II Web Edition.

Conector e pinos equivalentes no chip EMP3032/EPM3064

O site da Altera possui uma vasta documentação a respeito do ambiente de desenvolvimento, mas eu sugiro dar os primeiros passos através do guia para entrada de diagramas esquemãticos e o tutorial de Quartus II