Analisando o uso de uma CPLD/FPGA

Estou analisando uma versão do circuito implementada em CPLD/FPGA. Já desenhei e simulei o gerador de clock automático, que é o coração do circuito do leitor de SD/MMC.


Gerador de clock: Consumiu 6 macro-células. Eu estimo que o projeto vá caber numa EPM3032. Tira um pouco a graça de quem gosta de montar um circuito com bastantes integrados, mas economiza espaço.



Resultado da simulação. A primeira forma de onda é o sinal de "reset" do gerador de "clock" automático, a segunda é o "clock", e a terceira é a saída de pulsos de "clock"